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This study presents a 12-bit 40 MS/s successive approximation register (SAR) analog-to-digital converter (ADC) that utilizes a digital foreground self-calibration scheme for capacitor mismatches and a low-noise dynamic comparator. To reduce hardware complexity and AD power consumption, a split-capacitor, capacitive digital-to-analog converter (CDAC) is used to generate the comparator input voltage for binary search operations at the cost of increased capacitor matching requirements. Capacitor mismatches were calibrated with the digital foreground self-calibration technique, which was modified from our previous work to be adapted for the split-capacitor CDAC. In addition, a low-noise dynamic comparator that does not need an additional circuit and conversion cycles is also presented. A prototype ADC, which occupies an active die area of 0.098 ㎟, is fabricated with a 65 nm standard CMOS process. By using the mismatch calibration scheme, the ADC achieves a spurious-free dynamic range and a signal-to-noise and distortion ratios of 79.0 dB and 67.4 dB, respectively, for a sampling rate of 40-MSample/s. The power consumption of the ADC is 1.96 mW when driven with a 1.2 V supply and the figure-of-merit is 25.58 fJ/conversion-step.
#Successive approximation register #analog-to-digital converter #dynamic comparator #input-referred noise #capacitor mismatch #self-calibration

목차

Abstract
I. INTRODUCTION
II. PROPOSED CAPACITOR MISMATCH CALIBRATION TECHNIQUE
III. LOW NOISE DYNAMIC COMPARATOR
IV. CIRCUIT DESIGN
IV. PROTOTYPE DESIGN AND MEASUREMENT RESULTS
V. CONCLUSION
REFERENCES

참고문헌 (29)

참고문헌 신청
J. Park, Y. Hwang, and D. Jeong, A 0.5-V Fully Synthesizable SAR ADC for On-Chip Distributed Waveform Monitors, IEEE Access, vol. 7, pp. 63686-63697, 2019. doi: 10.1109/ACCESS.2019. 2915365 Crossref S. Fateh, P. Schonle, L. Bettini, G. Rovere, L. Benini, and Q. Huang, A Reconfigurable 5-to-14 bit SAR ADC for Battery-Powered Medical Instrumentation, IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 62, no. 11, pp. 2685-2694, 2015. doi: 10.1109/TCSI.2015.2477580 Crossref S. Moon, I. Kim, D. Kam, D. Jee, J. Choi, and Y. Lee, Massive MIMO Systems With Low- Resolution ADCs: Baseband Energy Consumption vs. Symbol Detection Performance, IEEE Access, vol. 7, pp. 6650-6660, 2019. doi: 10.1109/ACCESS.2018.2890427 Crossref R. Xu, B. Liu, and J. Yuan, Digitally Calibrated 768-kS/s 10-b Minimum-Size SAR ADC Array With Dithering, IEEE Journal of Solid-State Circuits, vol. 47, no. 9, pp. 2129-2140, 2012. doi: 10.1109/JSSC.2012.2198350 Crossref Y. Shu, L. Kuo, and T. Lo, An Oversampling SAR ADC With DAC Mismatch Error Shaping Achieving 105 dB SFDR and 101 dB SNDR Over 1 kHz BW in 55 nm CMOS, IEEE Journal of Solid-State Circuits, vol. 51, no. 12, pp. 2928-2940, 2016. doi: 10.1109/JSSC.2016.2592623 Crossref

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