...
Abstract
I. INTRODUCTION
II. PROPOSED DUAL-LOOP SAR-CONTROLLED DCC ARCHITECTURE
III. EXPERIMENTAL RESULTS
IV. CONCLUSIONS
REFERENCES
2. [학술대회논문] - B. Kim / 2005 / A 500MHz DLL with Second Order Duty Cycle Corrector for Low Jitter / IEEE Custom Integrated Circuits Conference : 325 ~ 328
3. [학술지(정기간행물)] - J. C. Ha / 2008 / Unified all-digital duty cycle and phase correction circuit for QDR I/O interface / IET Electronics Letters : 1300 ~ 1301
4. [학술지(정기간행물)] - S. Han / 2011 / Hybrid duty-cycle corrector circuit with dual feedback loop / ELECTRONICS LETTERS 47 (24) : 1311 ~ 1
5. [학술지(정기간행물)] - Y. Min / 2012 / A 0.31-1 GHz fast-corrected dutycycle corrector with successive approximation register for DDR DRAM applications / IEEE Trans. on VLSI Systems 20 : 1524 ~ 1528
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